Minimum Operating Supply Voltage of MCML Circuits

The power dissipations of the MCML circuits can be effetely reduced by lowering its supply voltage. In this paper, a low-power scheme for MCML circuits is proposed, where the pull-down network (PDN) NMOS transistors operate at saturation region or linear region, so that the minimum source voltage can be effectively reduced. The analysis for minimum operating supply voltage of MCML circuits is addressed. Scaling down the supply voltage of MCML circuits is investigated. A mode-10 counter at a NCSU 45nm technology is implemented to verify its power efficiency.

---

W artykule przedstawiono schemat obwodu logicznego typu MCML niskiej mocy. Struktura zawiera tranzystory NMOS pull-down pracujące w obszarze nasycenia lub liniowym. Przeprowadzono analizy przy minimalnym napięciu zasilającym układ. W celu weryfikacji energooszczędności obwodu zbudowano licznik w trybie mode-10 w technologii NCSU (45nm).