Synteza 128-bitowych komparatorów hierarchicznych w strukturach CPLD/FPGA

Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metodę syntezy w postaci piramidalnych struktur hierarchicznych. Badania eksperymentalne wykonano dla komparatorów 128-bitowych w środowisku Quartus II firmy Altera. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny pakietu Quartus II. Efektywność przedstawionej metody określono na podstawie badań eksperymentalnych. Porównano wybrane parametry komparatorów o strukturze hierarchicznej z parametrami komparatora zbudowanego z bezpośrednim wykorzystaniem funkcji bibliotecznej lpm_compare pakietu Quartus II. Przeprowadzone badania wykazały istnienie struktur hierarchicznych, które są lepsze od wbudowanej funkcji lpm_compare. Najlepsze wyniki badań wykazały zmniejszenie kosztu realizacji oraz maksymalnego czasu propagacji odpowiednio o 11% i 45%.

---

The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Synthesis method was developed in the form of pyramidal hierarchical structures. Experimental research was carried out on 128-bit comparators in the Altera Quartus II environment. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor. Effectiveness of the presented method was defined on the basis of experimental research. Selected parameters of hierarchical comparators were compared with parameters of the comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. The best test results show that implementation cost and maximum propagation delay were reduced by 11% and 45% respectively.