Tytuł pozycji:
Sprzętowa implementacja nieregularnego dekodera QC-LDPC w strukturze FPGA
W pracy przedstawiono sprzętowa˛ implementacje˛ dekodera kodów QC-LDPC w strukturze FPGA. Zaprezentowany dekoder może być skonfigurowany do obsługi algorytmu Min-Sum lub Normalized Min-Sum. Normalizacje˛ w algorytmie Normalized Min-Sum wykonano za pomoca˛ układów kombinacyjnych. Przedstawiono również porównanie dekoderów o różnych rozmiarach magistral propagacji wiadomości (ang. beliefs). Badania eksperymentalne prowadzono z wykorzystaniem układu FPGA rodziny Cyclone V firmy Intel oraz kodów LDPC ze standardów 802.11ad i 802.16e.
The paper presents hardware implementation of QC-LDPC decoder (Quasi-Cyclic Low-density Parity-Check) in FPGA structure. In the presented decoder, Min-Sum and Normalized Min-Sum algorithms can be utilized. Normalization in the Normalized Min-Sum algorithm is performed using LookUp Tables (LUTs). a comparison of decoder operating with different data bus sizes is also shown. All presented results were obtained in the Intel Cyclone V system for 802.11ad (WiGig) and 802.16e (WiMax) standards.
Opracowanie rekordu ze środków MNiSW, umowa Nr 461252 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2020).
