Prawdopodobieństwo sterowania bramek jako podstawa projektowania układów cyfrowych o obniżonym poborze mocy z uwzględnieniem pojemności pasożytniczej połączeń

W artykule przedstawiono metodę projektowania cyfrowych układów scalonych o obniżonym poborze mocy z uwzględnieniem pojemności pasożytniczej połączeń między bramkami. Wykorzystano informacje o zmianie wektorów wejściowych układu oraz wektorów wejściowych bramek – prawdopodobieństwo sterowania bramki. Zaprojektowano układ scalony w technologii CMOS AMS 0.35.m.

---

This paper presents design method of low-power integrated circuits based on information on primary inputs vectors changes, considering interconnections in real chip. The tested chip was designed in CMOS AMS 0.35�Ým technology. Taking advantage of gate driving way ˇV the reason of a gate switching ˇV two-level logic functions were synthesized. Previously developed design methods for low power synthesis have been modified. Now interconnection capacitance is evaluated and taken into consideration during logic synthesis. Post layout simulations were done for verification.