Translacja instrukcji sekwencyjnych języka VHDL

Artykuł opisuje problemy występujące podczas translacji instrukcji sekwencyjnych generujących logikę kombinacyjną języka VHDL. Proponowanym formatem wyjściowym są równania boolowskie. Przedstawione w artykule informacje posłużyły za podstawę do stworzenia algorytmów kompilatora przeznaczonego do syntezy logicznej. Ostatnią część artykułu stanowi prezentacja wyników uzyskanych za pomocą wspomnianego narzędzia.

---

The article describes problems concerning translation of VHDL's sequential statements. The dissertations focus on combination logic so the set of discussed instructions is limited. Knowledge presented became the base for a set of algorithms used in a real VHDL compiler meant for synthesis, which uses Boolean equations as an output format. The tool was put under excessive testing, the results which can be found at the end of the article.