Podstawy projektowania podręcznej pamięci danych typu cache dla prostego mikroprocesora RISC w języku Verilog

Artykuł stanowi wprowadzenie do projektowania pamięci podręcznej cache pierwszego poziomu. Czytelnik powinien tu znaleźć niezbędną wiedzę przed rozpoczęciem etapu projektowania. Krótko przedstawiono prosty przykład zaprojektowanej pamięci cache. Do opisu tego projektu został wykorzystany język Verilog, ze względu na wiele swych zalet.

---

The introduction to designing of the first Ievel data-cache memory is presented in this paper. At the end of the paper a brief example of a data-cache design is introduced. The reader can also get knowledge, wchich may be found very useful during first attempts to design cache memories. Verilog HDL was selected as a programming and designing tool because of its simplicity and many virtues.