Specyfikacja hierarchicznej maszyny stanów UML 2.4 i jej automatyczna implementacja w języku Verilog

W artykule przedstawiono autorską metodę syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML 2.4. Opisano podzbiór UML wybrany do jednoznacznej, graficznej specyfikacji sterowników logicznych ze szczególnym uwzględnieniem przejść bezwarunkowych, stanów końcowych oraz przejść automatycznych (zakończeniowych). Metoda syntezy została zaimplementowana w systemie U2V umożliwiającym automatyczną implementację w języku opisu sprzętu Verilog.

---

The paper presents a new, original method of reconfigurable logic controllers (RLC) design. It starts from behavioral specification in UML 2.4 state machine model, which is automatically converted into a structure of hierarchical network of linked state machine on Register Transfer Level (RTL) and described in XML format. Proprietary U2V CAD system transforms an initial graphical specification into a set of related XML modules and generate from them final synthesizable description in Verilog.