- Tytuł:
-
Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych
Hardware expenditures reduction technique for bit-serial multiplier by a set of fixed constants - Autorzy:
-
Ulacha, G.
Mąka, T. - Data publikacji:
- 2007
- Wydawca:
- Stowarzyszenie Inżynierów i Techników Mechaników Polskich
- Tematy:
-
układy mnożące przez stałą
reprezentacja CSD
przetwarzanie bitowo-szeregowe
constant multipliers
CSD representation
bit-serial processing - Pokaż więcej
- Dostawca treści:
- Biblioteka Nauki
Artykuł