- Tytuł:
- Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych
- Autorzy:
-
Ulacha, G.
Mąka, T. - Data publikacji:
- 2007
- Słowa kluczowe:
-
układy mnożące przez stałą
reprezentacja CSD
przetwarzanie bitowo-szeregowe
constant multipliers
CSD representation
bit-serial processing - Pokaż więcej
- Dostawca treści:
- BazTech
Artykuł