Temat: FPGA matrix - Prolib Integro

Skocz do pozycji: 1.

Tytuł:: Sterownik PLC zbudowany na matrycy FPGA
Autorzy:: Dziuba, M.
Data publikacji:: 2012
Słowa kluczowe:: sterownik PLC
matryce FPGA
układ XCS200
PLC controller
FPGA matrix
XCS200 system; Pokaż więcej
Dostawca treści:: BazTech

Artykuł

na półce

Szczegóły

Skocz do pozycji: 2.

Tytuł:: A rationalized structure of processing unit to multiply 3x3 matrices
Zracjonalizowana struktura jednostki procesorowej do mnożenia macierzy trzeciego stopnia
Autorzy:: Cariow, A.
Sysło, W.
Cariowa, G.
Gliszczyński, M.
Data publikacji:: 2012
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
matrix multiplier
hardware complexity reduction
FPGA implementation; Pokaż więcej
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Szczegóły

Skocz do pozycji: 3.

Tytuł:: Sprzętowo-programowa realizacja algorytmu RANSAC do estymacji macierzy fundamentalnej
Combined software-hardware implementation of the RANSAC algorithm for fundamental matrix estimation
Autorzy:: Kraft, M.
Data publikacji:: 2010
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: FPGA
RANSAC
odporna estymacja
macierz fundamentalna
robust estimation
fundamental matrix; Pokaż więcej
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Szczegóły

Skocz do pozycji: 4.

Tytuł:: Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
Autorzy:: Fularz, M.
Kraft, M.
Data publikacji:: 2011
Słowa kluczowe:: układy FPGA
sprzętowa implementacja
systemy wieloprocesorowe
RANSAC
macierz fundamentalna
FPGA devices
hardware implementation
multiprocessor systems
fundamental matrix; Pokaż więcej
Dostawca treści:: BazTech

Artykuł

na półce

Szczegóły

Skocz do pozycji: 5.

Tytuł:: A rationalized structure of processing unit to multiply 3x3 matrices
Autorzy:: Cariow, A.
Sysło, W.
Cariowa, G.
Gliszczyński, M.
Data publikacji:: 2012
Słowa kluczowe:: układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA
matrix multiplier
hardware complexity reduction
FPGA implementation; Pokaż więcej
Dostawca treści:: BazTech

Artykuł

na półce

Szczegóły

Skocz do pozycji: 6.

Tytuł:: Sprzętowo-programowa realizacja algorytmu RANSAC do estymacji macierzy fundamentalnej
Autorzy:: Kraft, M.
Data publikacji:: 2010
Słowa kluczowe:: FPGA
RANSAC
odporna estymacja
macierz fundamentalna
robust estimation
fundamental matrix; Pokaż więcej
Dostawca treści:: BazTech

Artykuł

na półce

Szczegóły

Skocz do pozycji: 7.

Tytuł:: Implementacja w układzie reprogramowalnym wieloprocesorowego systemu realizującego algorytm RANSAC
FPGA implementation of a multiprocessor system performing the RANSAC algorithm
Autorzy:: Fularz, M.
Kraft, M.
Data publikacji:: 2011
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: układy FPGA
sprzętowa implementacja
systemy wieloprocesorowe
RANSAC
macierz fundamentalna
FPGA devices
hardware implementation
multiprocessor systems
fundamental matrix; Pokaż więcej
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Szczegóły

Skocz do pozycji: 8.

Tytuł:: A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
Równoległy sprzętowo zorientowany algorytm mnożenia macierzy stałych przez wektor ze zredukowaną złożonością multiplikatywną
Autorzy:: Cariow, A.
Cariow, G.
Data publikacji:: 2014
Wydawca:: Stowarzyszenie Inżynierów i Techników Mechaników Polskich
Tematy:: constant coefficient matrix-vector multiplier
hardware complexity reduction
FPGA implementation
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA; Pokaż więcej
Dostawca treści:: Biblioteka Nauki

Artykuł

na półce

Szczegóły

Skocz do pozycji: 9.

Tytuł:: A parallel hardware-oriented algorithm for constant matrix-vector multiplication with reduced multiplicative complexity
Autorzy:: Cariow, A.
Cariow, G.
Data publikacji:: 2014
Słowa kluczowe:: constant coefficient matrix-vector multiplier
hardware complexity reduction
FPGA implementation
układ mnożenia macierzy
redukcja złożoności sprzętowej
implementacja na FPGA; Pokaż więcej
Dostawca treści:: BazTech

Artykuł

na półce

Szczegóły

Skocz do pozycji: 10.

Tytuł:: FPGA-based 2D addressing mode in programmed matrix PWM for multilevel inverter control
Autorzy:: Manai, L.
Hasni, M. A. E.
Armi, F.
Besbs, M.
Data publikacji:: 2017
Słowa kluczowe:: FPGA
2D addressing mode
programmed matrix pulse width modulation
PMPWM
multilevel inverter
układ PWM
wielopoziomowy przekształtnik; Pokaż więcej
Dostawca treści:: BazTech

Artykuł

na półce

Szczegóły

Informacja

Wyszukujesz frazę "FPGA matrix" wg kryterium: Temat